/****************************************************************************
    +-+-+-+-+-+-+-+-+-+-+ +-+-+-+-+-+-+-+-+-+-+-+-+ +-+-+ +-+-+-+-+-+-+-+-+
    |F|u|n|c|t|i|o|n|a|l| |V|e|r|i|f|i|c|a|t|i|o|n| |o|f| |H|a|r|d|w|a|r|e|
    +-+-+-+-+-+-+-+-+-+-+ +-+-+-+-+-+-+-+-+-+-+-+-+ +-+-+ +-+-+-+-+-+-+-+-+

    FILE            dut.sv

    DESCRIPTION     

 ****************************************************************************/

`ifndef DUT_SV
`define DUT_SV

/**
 * Module: dut
 */
module dut#(
        parameter ADDR_WIDTH = 7,
        parameter DATA_WIDTH = 8
    )
    (
        input logic clk,
        input logic rst,
        ref   logic sda,
        ref   logic scl
    );
endmodule : dut

`endif