23 lines
636 B
Systemverilog
23 lines
636 B
Systemverilog
/****************************************************************************
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+-+-+-+-+-+-+-+-+-+-+ +-+-+-+-+-+-+-+-+-+-+-+-+ +-+-+ +-+-+-+-+-+-+-+-+
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|F|u|n|c|t|i|o|n|a|l| |V|e|r|i|f|i|c|a|t|i|o|n| |o|f| |H|a|r|d|w|a|r|e|
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+-+-+-+-+-+-+-+-+-+-+ +-+-+-+-+-+-+-+-+-+-+-+-+ +-+-+ +-+-+-+-+-+-+-+-+
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FILE reset_if.sv
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DESCRIPTION reset interface
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****************************************************************************/
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`ifndef RESET_IF_SV
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`define RESET_IF_SV
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/**
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* Interface: reset_if
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*/
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interface reset_if (input clk, output logic reset);
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endinterface : reset_if
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`endif
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