37 lines
1.0 KiB
Systemverilog
37 lines
1.0 KiB
Systemverilog
/****************************************************************************
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|
+-+-+-+-+-+-+-+-+-+-+ +-+-+-+-+-+-+-+-+-+-+-+-+ +-+-+ +-+-+-+-+-+-+-+-+
|
|
|F|u|n|c|t|i|o|n|a|l| |V|e|r|i|f|i|c|a|t|i|o|n| |o|f| |H|a|r|d|w|a|r|e|
|
|
+-+-+-+-+-+-+-+-+-+-+ +-+-+-+-+-+-+-+-+-+-+-+-+ +-+-+ +-+-+-+-+-+-+-+-+
|
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FILE dut.sv
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DESCRIPTION
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****************************************************************************/
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`ifndef DUT_SV
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`define DUT_SV
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/**
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* Module: dut
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*/
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module dut#(
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parameter ADDR_WIDTH = 32,
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|
parameter RDATA_WIDTH = 32,
|
|
parameter WDATA_WIDTH = 32,
|
|
parameter SLV_NUM = 15
|
|
)
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(
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ref logic [ADDR_WIDTH - 1 : 0] paddr,
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|
ref logic [SLV_NUM - 1 : 0] psel,
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|
ref logic penable,
|
|
ref logic pwrite,
|
|
ref logic [WDATA_WIDTH - 1 : 0] pwdata,
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|
ref logic pready,
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|
ref logic [RDATA_WIDTH - 1 : 0] prdata,
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|
ref logic pslverr
|
|
);
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endmodule : dut
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|
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`endif
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