31 lines
713 B
Systemverilog
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713 B
Systemverilog
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/****************************************************************************
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+-+-+-+-+-+-+-+-+-+-+ +-+-+-+-+-+-+-+-+-+-+-+-+ +-+-+ +-+-+-+-+-+-+-+-+
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||
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|F|u|n|c|t|i|o|n|a|l| |V|e|r|i|f|i|c|a|t|i|o|n| |o|f| |H|a|r|d|w|a|r|e|
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||
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+-+-+-+-+-+-+-+-+-+-+ +-+-+-+-+-+-+-+-+-+-+-+-+ +-+-+ +-+-+-+-+-+-+-+-+
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||
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FILE dut.sv
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DESCRIPTION
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****************************************************************************/
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`ifndef DUT_SV
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`define DUT_SV
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/**
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* Module: dut
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*/
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module dut#(
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parameter ADDR_WIDTH = 7,
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parameter DATA_WIDTH = 8
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)
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(
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input logic clk,
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input logic rst,
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ref logic sda,
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|
ref logic scl
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);
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endmodule : dut
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`endif
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