init
This commit is contained in:
@@ -0,0 +1,73 @@
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/****************************************************************************
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+-+-+-+-+-+-+-+-+-+-+ +-+-+-+-+-+-+-+-+-+-+-+-+ +-+-+ +-+-+-+-+-+-+-+-+
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|F|u|n|c|t|i|o|n|a|l| |V|e|r|i|f|i|c|a|t|i|o|n| |o|f| |H|a|r|d|w|a|r|e|
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||||
+-+-+-+-+-+-+-+-+-+-+ +-+-+-+-+-+-+-+-+-+-+-+-+ +-+-+ +-+-+-+-+-+-+-+-+
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FILE apb_test_top.sv
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DESCRIPTION top module
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- connects DUT and interface
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- generates clk and reset
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- runs UVM test
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****************************************************************************/
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||||
`ifndef APB_TEST_TOP_SV
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||||
`define APB_TEST_TOP_SV
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||||
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/**
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||||
* Module: apb_test_top
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||||
*/
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||||
module apb_test_top;
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||||
import uvm_pkg::*; // import the UVM library
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||||
`include "uvm_macros.svh" // Include the UVM macros
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||||
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||||
import apb_pkg::*; // import the APB pkg
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||||
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||||
`include "apb_test_lib.sv"
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||||
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||||
`include "dut.sv"
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logic clock;
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logic reset;
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// interface
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apb_if apb_vif(clock, reset);
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// DUT
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dut #( .ADDR_WIDTH(32),
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||||
.RDATA_WIDTH(32),
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||||
.WDATA_WIDTH(32),
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||||
.SLV_NUM(15)
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||||
) dut_inst (
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||||
.paddr (apb_vif.paddr ),
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||||
.psel (apb_vif.psel ),
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||||
.penable (apb_vif.penable),
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||||
.pwrite (apb_vif.pwrite ),
|
||||
.pwdata (apb_vif.pwdata ),
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||||
.pready (apb_vif.pready ),
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||||
.prdata (apb_vif.prdata ),
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||||
.pslverr (apb_vif.pslverr)
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||||
);
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// set interface in db; run UVM test
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initial begin
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||||
uvm_config_db#(virtual apb_if)::set(null,"uvm_test_top.*","apb_if", apb_vif);
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||||
run_test();
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||||
end
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||||
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||||
// initialize clock and reset
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||||
initial begin
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||||
clock <= 1'b0;
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reset <= 1'b0;
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||||
#50 reset <= 1'b1;
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||||
end
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||||
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||||
// generate clock
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always #5 clock = ~clock;
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||||
endmodule : apb_test_top
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||||
`endif
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Reference in New Issue
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